EP1 REFRACT: RI = 11 resultsEP1 REFRACT：RI = 11 結果EP1 REFRACT: RI = 11 の結果
Server tiffany (140.117.165.102), ~/ep1/2026_grad_cell · Xcelium 22.03-s003 · ADFP N16 · run on 2026-11-03伺服器 tiffany（140.117.165.102），~/ep1/2026_grad_cell · Xcelium 22.03-s003 · ADFP N16 · 執行日期 2026-11-03サーバ tiffany（140.117.165.102）、~/ep1/2026_grad_cell · Xcelium 22.03-s003 · ADFP N16 · 実行日 2026-11-03
Total cell area總單元面積総セル面積
18,884.33 µm²
39,010 cells, no macros39,010 個單元，無巨集（macro）39,010 セル、マクロなし
Clock period時脈週期クロック周期
5.00 ns
200 MHz, ideal clock200 MHz，理想時脈200 MHz、理想クロック
Setup slack建立時間裕度（setup slack）セットアップスラック
+1.71 ns
MET · 34% of the period unusedMET · 週期有 34% 未用到MET · 周期の 34% が未使用
Total power總功耗総消費電力
20.51 mW
93% is leakage (ff0p88v125c corner)93% 為漏電功耗（ff0p88v125c corner）93% がリーク電力（ff0p88v125c コーナー）
Latency, full run延遲（完整執行）レイテンシ（全実行）
189,478 ns
≈37,896 cycles at 5 ns for 256 points (~148 cycles each)≈ 37,896 個 5 ns 週期，處理 256 個點（每點約 148 個週期）5 ns 周期で約 37,896 サイクル、256 点分（1 点あたり約 148 サイクル）
Gate-level sim閘級模擬ゲートレベルシミュレーション
PASS
256 / 256 points · SDF-annotated, 0 violations256 / 256 個點 · 已標註 SDF，0 個違規256 / 256 点 · SDF 注釈付き、違反 0 件
The testbench clock doesn't match the SDC.
tb.v sets `define CYCLE 50.0 (1 ns timescale, so a 50 ns clock), but REFRACT.sdc sets cycle 5.0. With the unmodified tb.v, the run takes 1,894,775 ns, which is 37,896 cycles at 50 ns, not 378,955 cycles at 5 ns. A 50 ns clock also doesn't test timing at 5 ns. I re-ran both simulations with a copy, tb_p5.v, that sets CYCLE 5.0. Both pass with 0 timing violations, so the tiles above show the 5 ns numbers. Fixed: tb.v now sets CYCLE 5.0 on the server and locally, which meets rule 5 of the EP1 guidelines. The originals are saved as tb.v.bak_cycle50.測試平台的時脈與 SDC 不一致。tb.v 設定 `define CYCLE 50.0（timescale 為 1 ns，等於 50 ns 時脈），但 REFRACT.sdc 設定 cycle 5.0。用未修改的 tb.v 執行，耗時 1,894,775 ns，也就是 37,896 個 50 ns 週期，而不是 378,955 個 5 ns 週期。50 ns 時脈也無法驗證 5 ns 下的時序。我改用副本 tb_p5.v（設定 CYCLE 5.0）重跑兩組模擬，兩者都通過且 0 個時序違規，因此上方數據方塊顯示的是 5 ns 的結果。已修正：伺服器與本機上的 tb.v 現在都設定 CYCLE 5.0，符合 EP1 規範第 5 條。原始檔備份為 tb.v.bak_cycle50。テストベンチのクロックが SDC と一致していない。tb.v は `define CYCLE 50.0 を設定しており（timescale は 1 ns なので 50 ns クロック）、一方 REFRACT.sdc は cycle 5.0 を設定している。未修正の tb.v では実行時間が 1,894,775 ns となり、これは 50 ns の 37,896 サイクルであって、5 ns の 378,955 サイクルではない。50 ns クロックでは 5 ns でのタイミング検証もできない。そこで CYCLE 5.0 を設定した複製 tb_p5.v で両方のシミュレーションを再実行した。どちらもタイミング違反 0 件で合格したため、上のタイルは 5 ns の数値を示している。修正済み: サーバ上でもローカルでも tb.v は現在 CYCLE 5.0 を設定しており、EP1 ガイドラインの規則 5 を満たす。元のファイルは tb.v.bak_cycle50 として保存してある。
Simulation runs (RI = 11)模擬執行結果（RI = 11）シミュレーション実行（RI = 11）
| Run執行項目実行 | Testbench clock測試平台時脈テストベンチのクロック | Result結果結果 | Execution time執行時間実行時間 | Timing violations時序違規タイミング違反 | Log記錄檔ログ |
|---|---|---|---|---|---|
| RTL | 5 ns (tb_p5.v) | PASS 256/256 | 189,478 ns | n/a | rtl_simu_ri11_p5.txt |
| Gate-level + SDF閘級 + SDFゲートレベル + SDF | 5 ns (tb_p5.v) | PASS 256/256 | 189,478 ns | 0 | gate_simu_ri11_p5.txt |
| RTL | 50 ns (tb.v as is)50 ns（原始的 tb.v）50 ns（tb.v のまま） | PASS 256/256 | 1,894,775 ns | n/a | rtl_simu_ri11.txt |
| Gate-level + SDF閘級 + SDFゲートレベル + SDF | 50 ns (tb.v as is)50 ns（原始的 tb.v）50 ns（tb.v のまま） | PASS 256/256 | 1,894,775 ns | 0 | gate_simu_ri11.txt |
SDF annotation finished with 0 errors and 74 warnings. All 74 are SDFNL1 notices: negative hold or recovery limits that were clamped to 0, which is harmless.SDF 標註完成，0 個錯誤、74 個警告。全部 74 個都是 SDFNL1 訊息：負的 hold 或 recovery 限制被箝制為 0，不影響結果。SDF 注釈はエラー 0 件、警告 74 件で完了した。74 件すべて SDFNL1 の通知で、負のホールドまたはリカバリ制限が 0 にクランプされたもので、無害である。
Synthesis numbers (from REFRACT_syn.qor / area.log, 2026-11-01)合成數據（取自 REFRACT_syn.qor / area.log，2026-11-01）合成の数値（REFRACT_syn.qor / area.log より、2026-11-01）
| Combinational area組合邏輯面積組合せ論理の面積 | 16,765.94 µm² |
| Noncombinational area非組合邏輯面積非組合せ論理の面積 | 2,118.39 µm² |
| Buf/Inv area緩衝器／反相器面積（Buf/Inv）バッファ・インバータの面積 | 1,955.92 µm² |
| Total cell area總單元面積総セル面積 | 18,884.33 µm² |
| Critical path length / slack關鍵路徑長度／裕度クリティカルパス長・スラック | 2.68 ns / +1.71 ns (TNS 0, 0 violating paths)2.68 ns / +1.71 ns（TNS 0，0 條違規路徑）2.68 ns / +1.71 ns（TNS 0、違反パス 0 本） |
| Power (report_power, ff0p88v125c)功耗（report_power，ff0p88v125c）消費電力（report_power、ff0p88v125c） | 20.5075 mW = 1.4909 mW dynamic + 19.0166 mW leakage20.5075 mW = 動態 1.4909 mW + 漏電 19.0166 mW20.5075 mW = ダイナミック 1.4909 mW + リーク 19.0166 mW |
Area, slack and power come from the existing synthesis and don't depend on RI. The power number is copied from the earlier EP1 summary, because there's no power report file in the server directory.面積、裕度與功耗都來自既有的合成結果，與 RI 無關。功耗數字是從先前的 EP1 總結頁複製過來的，因為伺服器目錄裡沒有功耗報告檔。面積・スラック・消費電力は既存の合成結果によるもので、RI には依存しない。消費電力の値は、サーバのディレクトリに電力レポートのファイルがないため、以前の EP1 サマリから転記した。
Ready-to-copy row for Summary_Table_for_EP1.xlsx可直接複製到 Summary_Table_for_EP1.xlsx 的資料列Summary_Table_for_EP1.xlsx にそのまま貼れる行
Area 18884.33 um^2 | Period 5.00 ns | Power 20.5075 mW | Latency 189,478 ns (RI=11, 5 ns clock) | Simulation PASS (gate-level, SDF, 0 violations)
Commands used使用的指令使用したコマンド
source /usr/cad/cadence/CIC/xcelium.cshrc XCELIUM_22.03.003 xrun tb_p5.v REFRACT.v +define+RI=11 +access+r -clean -createdebugdb -input xrun.tcl +incdir+/cad/synopsys/synthesis/cur/dw/sim_ver/ +libext+.v xrun tb_p5.v REFRACT_syn.v +define+SDF+RI=11 +access+r -clean -createdebugdb -input xrun.tcl -v N16ADFP_StdCell.v