Syntax of Verilog ModelVerilog 模型的語法Verilog モデルの構文

1. User-Defined Primitives (UDP)1. 使用者自訂原型（UDP）1. ユーザー定義プリミティブ（UDP）

1.1 Primitives vs user-defined primitives1.1 內建原型與使用者自訂原型1.1 プリミティブとユーザー定義プリミティブ

• Primitive: a built-in logic model predefined by the language — and, or, nand, nor, buf, not, xor, xnor, ...原型（primitive）：語言內建、事先定義好的邏輯模型 — and, or, nand, nor, buf, not, xor, xnor, ...プリミティブ：言語があらかじめ定義している組み込みの論理モデル — and, or, nand, nor, buf, not, xor, xnor, ...
• Exactly one output port, always listed first, followed by any number of inputs: and (d, a, b, c); is a 3-input AND with output d.輸出埠只有一個，而且一定排在最前面，後面接任意數目的輸入：and (d, a, b, c); 是輸出為 d 的三輸入 AND。出力ポートは必ず一つで、常に先頭に書く。その後に任意個の入力が続く：and (d, a, b, c); は出力が d の 3 入力 AND である。
• UDP: a primitive the user defines with a truth table; it must obey the same primitive rules.UDP：使用者以真值表自行定義的原型，必須遵守與內建原型相同的規則。UDP：利用者が真理値表で定義するプリミティブ。組み込みプリミティブと同じ規則に従う必要がある。

1.2 UDP rules1.2 UDP 的規則1.2 UDP の規則

• Keywords primitive ... endprimitive; body is a table ... endtable.關鍵字為 primitive ... endprimitive；本體是一個 table ... endtable。キーワードは primitive ... endprimitive、本体は table ... endtable である。
• Motivation: the predefined primitives are limited.動機：內建原型的種類有限。動機：あらかじめ定義されたプリミティブは種類が限られている。
• Instantiated exactly like and, or, not, ...實體化的寫法與 and、or、not 完全相同。インスタンス化の書き方は and、or、not とまったく同じ。
• Always one output; no inout.永遠只有一個輸出；不能有 inout。出力は常に一つ。inout は使えない。
• Output is a net in a combinational UDP, a reg in a sequential UDP.組合邏輯 UDP 的輸出是 net，循序邏輯 UDP 的輸出是 reg。組合せ UDP では出力は net、順序 UDP では reg になる。
• Any input combination not listed in the table drives the output to x.表中未列出的任何輸入組合，輸出一律被驅動為 x。表に書かれていない入力の組合せでは、出力は x になる。

Rules shared by built-in and user-defined primitives:內建原型與使用者自訂原型共通的規則：組み込みプリミティブとユーザー定義プリミティブに共通する規則：

• Never stand-alone — they must be instantiated inside a module.不能獨立存在 — 一定要在模組內實體化。単独では存在できない。必ずモジュール内でインスタンス化する。
• The instance name is optional.實體名稱可以省略。インスタンス名は省略できる。
• Default delay is 0.預設延遲為 0。既定の遅延は 0。
• Port list: outputs first, then inputs.埠的順序：輸出在前，輸入在後。ポートの順序：出力が先、入力が後。

and          (z1, x1, y1);
and    M1    (z2, x2, y2);
my_udp       (c2, a2, b2);
my_udp N1    (c1, a1, b1);

1.3 Table symbols1.3 表格符號1.3 テーブル記号

1.4 Combinational UDPs1.4 組合邏輯 UDP1.4 組合せ UDP

n inputs, 1 output, n+1 columns: the first n are the inputs (in port order), the last is the output.n 個輸入、1 個輸出，共 n+1 欄：前 n 欄是輸入（依埠的順序），最後一欄是輸出。入力 n 個、出力 1 個で n+1 列：先頭の n 列が入力（ポート順）、最後の列が出力である。

Example — 2:1 multiplexer範例 — 2 對 1 多工器例 — 2:1 マルチプレクサ

primitive mux_prim (mux_out, select, a, b);
  output mux_out;
  input  select, a, b;
  table
  // select a b : mux_out
       0   0 0 : 0;
       0   0 1 : 0;
       0   0 x : 0;
       0   1 0 : 1;
       0   1 1 : 1;
       0   1 x : 1;
       1   0 0 : 0;
       1   1 0 : 0;
       1   x 0 : 0;
       1   0 1 : 1;
       1   1 1 : 1;
       1   x 1 : 1;
       x   0 0 : 0;   // reduces pessimism
       x   1 1 : 1;
  endtable
endprimitive

  table
  // select a b : mux_out
       0   0 ? : 0;   // ? = 0, 1, x
       0   1 ? : 1;
       1   ? 0 : 0;
       1   ? 1 : 1;
       ?   0 0 : 0;
       ?   1 1 : 1;
  endtable

Example — Boolean function out = ab + ac + bc (majority)範例 — 布林函數 out = ab + ac + bc（多數決）例 — ブール関数 out = ab + ac + bc（多数決）

primitive boolean_func (out, a, b, c);
  output out;
  input  a, b, c;
  table
  // a b c : out
     0 0 ? : 0;
     0 ? 0 : 0;
     ? 0 0 : 0;
     1 1 ? : 1;
     1 ? 1 : 1;
     ? 1 1 : 1;
  endtable
endprimitive

1.5 Sequential UDPs1.5 循序邏輯 UDP1.5 順序 UDP

• n inputs, 1 state, 1 output; n+2 columns: <inputs> : <state> : <output = next state>.n 個輸入、1 個狀態、1 個輸出，共 n+2 欄：<inputs> : <state> : <output = next state>。入力 n 個、状態 1 個、出力 1 個で n+2 列：<inputs> : <state> : <output = next state>。
• Output declared as reg; the state column is the current value of that reg.輸出宣告為 reg；狀態欄就是該 reg 目前的值。出力は reg として宣言する。状態の列はその reg の現在値である。
• Level sensitive: evaluated while the observed signal is 1 (or 0) — latches.準位敏感（level sensitive）：只要觀察的訊號為 1（或 0）就持續求值 — 對應閂鎖器。レベル依存：対象の信号が 1（または 0）の間ずっと評価される — ラッチに対応する。
• Edge sensitive: evaluated only on a rising or falling edge — flip-flops.邊緣敏感（edge sensitive）：只在上升或下降邊緣求值 — 對應正反器。エッジ依存：立ち上がりまたは立ち下がりエッジでのみ評価される — フリップフロップに対応する。

primitive latch (q_out, enable, data);
  output q_out;
  input  enable, data;
  reg    q_out;
  table
  // en data : state : q_out/next state
     1   1   :   ?   :  1;
     1   0   :   ?   :  0;
     0   ?   :   ?   :  -;   // "-" = no change
  endtable
endprimitive

primitive d_prim1 (q_out, clock, data);
  output q_out;
  input  clock, data;
  reg    q_out;
  table
  // clk  data : state : q_out/next state
     (01)  0   :   ?   :  0;  // rising clock edge
     (01)  1   :   ?   :  1;
     (0?)  1   :   1   :  1;
     (?0)  ?   :   ?   :  -;  // falling clock edge
      ?   (??) :   ?   :  -;  // steady clock, ignore data
  endtable
endprimitive

The row (0?) 1 : 1 : 1 covers 0→x when data and state are both 1 — the output stays 1 regardless of whether the edge was real. The last row is essential: without it any change on data while the clock is steady would hit no row and drive q_out to x.(0?) 1 : 1 : 1 這一列涵蓋 data 與狀態都是 1 時的 0→x：不論那個邊緣是不是真的發生，輸出都維持 1。最後一列不可省略：少了它，時脈穩定不變時只要 data 有變化就會對不到任何一列，q_out 會被驅動成 x。(0?) 1 : 1 : 1 の行は、data と状態がともに 1 のときの 0→x を覆う。エッジが実際に起きたかどうかに関係なく出力は 1 のままになる。最後の行は不可欠で、これが無いとクロックが変化しない間に data が変わるとどの行にも一致せず、q_out が x になってしまう。

primitive dff_neg_clr (q, clk, d, clr_n);
  output q;
  input  clk, d, clr_n;
  reg    q;
  table
  // clk  d  clr_n : q : q+
      ?   ?    0   : ? : 0;   // clear dominates
      ?   ?   (?1) : ? : -;   // releasing clear: hold
     (10) 0    1   : ? : 0;   // falling edge
     (10) 1    1   : ? : 1;
     (1x) ?    1   : ? : -;   // uncertain edges: hold (optimistic)
     (x0) ?    1   : ? : -;
     (0?) ?    1   : ? : -;   // rising edge: hold
      ?  (??)  1   : ? : -;   // data change on steady clock
  endtable
endprimitive

2. Verilog Models of Propagation Delay2. Verilog 的傳播延遲模型2. 伝搬遅延の Verilog モデル

2.1 Three delay types2.1 三種延遲2.1 三つの遅延の種類

2.2 Gate propagation delay2.2 閘的傳播延遲2.2 ゲートの伝搬遅延

Signal transition definitions訊號轉態的定義信号遷移の定義

Delay specification forms延遲的寫法遅延の記述形式

and              (y, x1, x2);       // zero delay
and #2           (y, x1, x2);       // all transitions 2
and #1.45        (y, x1, x2);       // real delay, rounded to precision
and #(2,3)       (y, x1, x2);       // (rise, fall)
bufif1 #(3,4,1)  (out, in, ctrl);   // (rise, fall, turn-off)
bufif1 #(3:4:5, 6:7:8, 5:8:9) (out, in, ctrl);  // each as min:typ:max

L = 0 or z, H = 1 or z. A turn-off delay only makes sense for tri-state gates, which is why plain and takes at most two values.L = 0 或 z，H = 1 或 z。關斷延遲只對三態閘有意義，所以單純的 and 最多只接受兩個延遲值。L は 0 または z、H は 1 または z。ターンオフ遅延は三状態ゲートにしか意味がないため、単なる and は最大 2 個の遅延値しか取らない。

2.3 Delay mapping table2.3 延遲對應表2.3 遅延マッピング表

Going to x uses the smallest delay — the pessimistic choice: the output becomes unknown as early as it possibly could.變成 x 時取最小的延遲 — 這是悲觀的選擇：輸出會盡可能早地變成未知。x へ遷移するときは最小の遅延を使う。これは悲観的な選択であり、出力はできるだけ早く不定になる。

2.4 Time unit and `timescale2.4 時間單位與 `timescale2.4 時間単位と `timescale

#(1, 2) means 1 time unit rise, 2 units fall. The unit is set by the compiler directive#(1, 2) 表示上升 1 個時間單位、下降 2 個時間單位。單位由編譯指令設定：#(1, 2) は立ち上がり 1 時間単位、立ち下がり 2 単位を表す。単位はコンパイラ指令で設定する。

`timescale <time_unit> / <time_precision>
`timescale 10ps/1ps      // 1 unit = 10 ps, round to 1 ps
nor #3.57 (z, x1, x2);   // 3.57 x 10 ps = 35.7 ps -> 36 ps

Example — two modules with different timescales範例 — 兩個 timescale 不同的模組例 — timescale が異なる二つのモジュール

`timescale 1 ns / 10 ps
module modA (y, x1, x2);
  input  x1, x2;
  output y;
  nand #(3.225, 4.237) (y, x1, x2);
endmodule

`timescale 10 ns / 10 ns
module modB ();
  reg  x1, x2;
  wire y;
  modA M1 (y, x1, x2);
  initial begin
    $monitor($time, "%f x1=%b x2=%b y=%b",
             $realtime, x1, x2, y);
  end
  initial begin
    #5 x1 = 0; x2 = 0;
    #5 x2 = 1;
    #5 x1 = 1;
    #5 x2 = 0;
  end
endmodule

$time $realtime   x1  x2  y
  0    0.000000   x   x   x
  5    5.000000   0   0   x
  5    5.323000   0   0   1
 10   10.000000   0   1   1
 15   15.000000   1   1   1
 15   15.424000   1   1   0
 20   20.000000   1   0   0
 20   20.323000   1   0   1

2.5 Net delay2.5 net 延遲2.5 net 遅延

wire #2 y_tran;                 // net delay
and  #3 (y_tran, x1, x2);
buf  #1 (buf_out, y_tran);
and  #3 (y_inertial, x1, x2);

Net delay vs gate delay in a continuous assignment連續指定中 net 延遲與閘延遲的差別連続代入における net 遅延とゲート遅延の違い

module my_xor1 (y_out, a, b);
  input  a, b;
  output y_out;
  parameter driver_delay = 5;
  wire #driver_delay y_out = a ^ b;
endmodule

module my_xor2 (y_out, a, b);
  input  a, b;
  output y_out;
  parameter wire_delay   = 5;
  parameter driver_delay = 3;
  wire #wire_delay y_out;
  assign #driver_delay y_out = a ^ b;
endmodule

3. Module Path Delay3. 模組路徑延遲3. モジュールパス遅延

• In a structural description the module delay can be obtained by tracing gate and net delays.在結構化（structural）描述中，模組的延遲可以沿著閘延遲與 net 延遲逐一追蹤得到。構造記述では、ゲート遅延と net 遅延をたどることでモジュールの遅延を求められる。
• In a behavioral description module paths are described separately so that delays can be attached.在行為（behavioral）描述中，模組路徑必須另外描述，才能把延遲掛上去。動作記述では、遅延を付けられるようにモジュールパスを別途記述する。

3.1 specify ... endspecify and specparam3.1 specify ... endspecify 與 specparam3.1 specify ... endspecify と specparam

module norf201 (O, A1, B1);
  output O;
  input  A1, B1;
  nor (O, A1, B1);
  specify                                     // module paths
    (A1, B1 *> O) = (0.1:0.3:0.8, 0.1:0.2:0.5);  // (rise, fall), each min:typ:max
  endspecify
endmodule

module nand1 (O, A, B);
  input  A, B;
  output O;
  nand (O, A, B);
  specify
    specparam                                 // local to the specify block
      T01 = 1.13:3.09:7.75,
      T10 = 0.93:2.50:7.34;
    (A => O) = (T01, T10);
    (B => O) = (T01, T10);
  endspecify
endmodule

3.2 Simple module paths3.2 簡單模組路徑3.2 単純モジュールパス

(A1 => OA) = ...;   // bit i -> bit i
(B1 => OB) = ...;

(A1, B1 *> O) = ...;  // every source bit
                      // to every dest bit

• Source of a path: a net declared as input (or inout). (The slides say input or output; per IEEE 1364 it should be input or inout.)路徑的來源：宣告為 input（或 inout）的 net。（講義寫 input or output；依 IEEE 1364 應為 input 或 inout。）パスのソース：input（または inout）として宣言された net。（講義資料には input or output とあるが、IEEE 1364 では input または inout が正しい。）
• Destination: a net or reg declared as output or inout.路徑的目的：宣告為 output 或 inout 的 net 或 reg。デスティネーション：output または inout として宣言された net あるいは reg。

3.3 State-dependent paths3.3 狀態相依路徑3.3 状態依存パス

A path that exists only while a condition is true — useful for latches:只有在某個條件為真時才存在的路徑 — 常用來描述閂鎖器：条件が真の間だけ存在するパス。ラッチの記述に便利である：

specify
  if (enable) (data *> q) = (3, 4);   // rise 3, fall 4, only while enable = 1
endspecify

Path polarity路徑極性パスの極性

(siga +*> q1) = delay_to_q1;   // positive: output moves in the same direction as input
(sigb -*> q2) = delay_to_q2;   // negative: output moves in the opposite direction
(sigc  *> q3) = delay_to_q3;   // unknown polarity

3.4 Inertial delay effects — PATHPULSE$3.4 慣性延遲效應 — PATHPULSE$3.4 慣性遅延の影響 — PATHPULSE$

Gates ignore pulses shorter than their delay. For module paths the rejection window is set with PATHPULSE$:閘會忽略比自身延遲更短的脈衝。對模組路徑而言，濾除的窗口是用 PATHPULSE$ 設定的：ゲートは自身の遅延より短いパルスを無視する。モジュールパスでは、その除去の範囲を PATHPULSE$ で指定する：

specify
  (clk => q) = 10;
  (data => q) = 7;
  (clr, preset *> q) = 3;
  specparam
    PATHPULSE$clk$q = (3, 8);   // (reject limit, error limit) for clk -> q
    PATHPULSE$clr$q = (0, 5);
    PATHPULSE$      = 4;        // one value = both limits; all other paths
endspecify

3.5 Edge-sensitive paths3.5 邊緣敏感路徑3.5 エッジ依存パス

The source is an edge — models clock-to-output delay of a register.來源是一個邊緣 — 用來描述暫存器的時脈到輸出延遲。ソースがエッジになる — レジスタのクロックから出力までの遅延をモデル化する。

(posedge clock *> (q : data)) = (3, 4);   // rise 3, fall 4

The path from data to q is established by the rising edge of clock; (q : data) says data is what flows to q (use +: / -: for non-inverting / inverting).由 clock 的上升緣建立 data 到 q 的路徑；(q : data) 表示流向 q 的資料來源是 data（非反相／反相分別用 +: 與 -:）。clock の立ち上がりエッジによって data から q へのパスが成立する。(q : data) は q に流れ込むのが data であることを示す（非反転／反転はそれぞれ +: と -:）。

4. Syntax, System Tasks and Compiler Directives4. 語法、系統任務與編譯指令4. 構文・システムタスク・コンパイラ指令

4.1 Syntax in BNF4.1 以 BNF 表示的語法4.1 BNF による構文

source_text        ::= { description }
description        ::= module_declaration | udp_declaration
module_declaration ::= module_keyword module_identifier [ list_of_ports ] ;
                       { module_item }
                       endmodule
module_keyword     ::= module | macromodule
list_of_ports      ::= ( port { , port } )
module_item        ::= module_item_declaration | parameter_override
                     | continuous_assign | gate_instantiation
                     | udp_instantiation | module_instantiation
                     | specify_block | initial_construct | always_construct
continuous_assign  ::= assign [ drive_strength ] [ delay3 ] list_of_net_assignments ;
drive_strength     ::= ( strength0 , strength1 )
delay3             ::= # delay_value
                     | # ( delay_value [ , delay_value [ , delay_value ] ] )
list_of_net_assignments ::= net_assignment { , net_assignment }
net_assignment     ::= net_lvalue = expression

Reading delay3: one, two or three delay values — exactly the rise / fall / turn-off forms of §2.2. A port list is optional, which is why a test-bench can be module modB(); or module tb;.讀 delay3：一個、兩個或三個延遲值 — 正好就是 §2.2 的上升／下降／關斷三種形式。埠列表可以省略，所以測試平台可以寫成 module modB(); 或 module tb;。delay3 の読み方：遅延値は 1 個、2 個または 3 個 — まさに §2.2 の立ち上がり／立ち下がり／ターンオフの形式である。ポートリストは省略可能なので、テストベンチは module modB(); でも module tb; でもよい。

4.2 System tasks and functions4.2 系統任務與系統函式4.2 システムタスクと関数

• Prefixed with $; for simulation and test-benches only — not synthesizable.以 $ 開頭；只用於模擬與測試平台 — 不可合成。$ で始まる。シミュレーションとテストベンチ専用で、合成できない。
• Categories: time stamp, display, file I/O, memory loading, simulation control, ...類別：時間戳記、顯示、檔案 I/O、記憶體載入、模擬控制等。分類：タイムスタンプ、表示、ファイル I/O、メモリのロード、シミュレーション制御など。

$monitor ("%d %f %b %b", $time, $realtime, x, y);
$display ("x = %b y = %b\n", x, y);

4.3 File I/O and reading memory4.3 檔案 I/O 與記憶體載入4.3 ファイル I/O とメモリの読み込み

module test_bench ();
  reg        x;
  wire       y;
  reg [31:0] cd;                // channel descriptor
  assign y = ~x;

  initial begin
    cd = $fopen("test.dat");
    #100 x = 0;
    $fdisplay(cd, "%b %b", x, y);
    $fclose(cd);
  end
endmodule

$readmemh / $readmemb read a text file of hex / binary words into a memory (a 2-D array — Verilog-1995 supports only one memory dimension):$readmemh／$readmemb 把一個十六進位／二進位的文字檔讀進記憶體（二維陣列 — Verilog-1995 只支援一個記憶體維度）：$readmemh／$readmemb は 16 進／2 進のワードを並べたテキストファイルをメモリ（2 次元配列 — Verilog-1995 はメモリの次元を一つしか扱えない）に読み込む：

parameter ram_file = "ram_data_file";
reg [15:0] RAM_1 [0:1023];          // 1024 entries x 16 bits

initial $readmemb(ram_file, RAM_1); // file lines like 0110_1101_0100_1011
// $readmemh(ram_file, RAM_1);      // same, but hex digits

4.4 Simulation control4.4 模擬控制4.4 シミュレーション制御

• $finish — end the whole simulation.$finish — 結束整個模擬。$finish — シミュレーション全体を終了する。
• $stop — halt and enter interactive mode so the user can type commands; the run can be resumed.$stop — 暫停並進入互動模式讓使用者輸入指令，之後可以繼續執行。$stop — 一時停止して対話モードに入り、利用者がコマンドを入力できる。実行は再開できる。

4.5 Compiler directives4.5 編譯指令4.5 コンパイラ指令

The slides write `defaultnettype; the correct spelling is `default_nettype.講義寫 `defaultnettype；正確拼法是 `default_nettype。講義資料には `defaultnettype とあるが、正しい綴りは `default_nettype である。

reg [7:0]  rom [0:255];
integer    fd, k;

initial begin
  $readmemh("rom.hex", rom);
  #10 $display("rom[5] = %h", rom[5]);
  fd = $fopen("rom_dump.txt");
  for (k = 0; k < 256; k = k + 1)
    $fdisplay(fd, "%0d %h", k, rom[k]);
  $fclose(fd);
end

5. Summary and Exam Checklist5. 總結與考前檢查表5. まとめと試験前チェックリスト